Page 58 - 《应用声学）》2023年第5期

950 2023 年 9 月

f MCLK 件检测精度。当系统正常工作时，只需使用软件相
f = × FREQ, (2)
2 28 位检测即可实现多通道高精度的相位检测。
其中，PHASEREG 为写入 12位相位寄存器中的值，
相位分辨率为 0.087 ；f MCLK 为 AD9834 的时钟频 Яᦊ௑᧿ +/-૭ᖍᝠ஝٨
◦
率，FREQ为写入28位频率寄存器中的值。
᣸෹
多通道相位同步输出时钟分配系统如图 2 所 DDS@1 ೝ฾٨ ૭ᖍ࠙ߛ٨ 1
示，每一个 DDS 接收来自同一个晶振经时钟分配
᣸෹
后的 CLK 信号。为确保各个 DDS 芯片间的输出相 DDS@2 ೝ฾٨ ૭ᖍ࠙ߛ٨ 2
位同步，采取印刷电路板 (Printed circuit board, ... ... ...
PCB) 物理等长布线减小通道间的传输误差，采 DDS@N ᣸෹ ૭ᖍ࠙ߛ٨N
ೝ฾٨
用低电压差分信号(Low-voltage differential signal-
图 3 单片机定时器相位捕获框图
ing, LVDS) 差分传输防止波形失真，选取温补晶
Fig. 3 Single-chip timer phase capture block diagram
体振荡器(Temperature compensate X’tal (crystal)
oscillator, TCXO)减少温漂的影响。 1.3 幅度控制电路
选取 ADI 公司的 VGA 芯片 AD8368 实现幅值
CLK_1
ࣀѬᣁӭቫ DDS_1 调控，DAC 为具有 0.3 mV 步长和可调节电压范围
CLK_2
CLK ௑᧿
ః૝ ӭቫᣁࣀѬ ࣀѬᣁӭቫ DDS_2 为 0∼1.25 V 的 12 位 DAC，幅度控制框图如图 4 所
Ѭᦡ ...
CLK_N ... ... 示。通过 MCU 调节 DAC 输出的模拟电压实现对
ࣀѬᣁӭቫ DDS_N
AD8368 的增益控制，从而实现对激励信号幅值的
图 2 时钟分配系统图 程控调节；同时通过 AD8368 串联减小幅值调节
Fig. 2 Clock distribution system diagram 步长，实现幅值调节步长 20 mV、输出信号幅值
0∼4.5 V可调。
1.2 相位差检测
尽管采取了上述措施，各通道之间还会产生相 ࣨए଍҄ႃ᡹
MCU
位差。为确保各通道之间输出相位的同步性，采用软
件与硬件结合的方式对各通道输出的相位差进行 DAC DAC
检测，基于该相位差检测信号进行反馈和校准。软件
检测基于时钟主频为 200 MHz 的 STM32H743IIT6 DDS AD8368 AD8368 Ҫဋஊܸႃ᡹
单片机的定时器捕获功能，该定时器相位捕获框图
图 4 幅度控制框图
如图 3 所示，当 DDS 输出方波信号时，捕获计数器
Fig. 4 Block diagram of amplitude control
将边沿检测器检测到方波跳变沿时刻的计数值存
储到捕获寄存器中，处理器根据各捕获寄存器中的 1.4 功率放大电路
差值计算相位差信息，单次相位差检测精度为 5 ns， 经幅度控制电路后产生的信号幅值和功率
采用将采样次数增加到 10 次的过采样方法，对采 不足以驱动换能器正常工作，需要对激励信号
4
样值进行均值计算使相位差检测精度降低至 1 ns 进行幅值放大和功率放大。本文采用如图 5 所示
以下。 的两级级联放大电路，其中 LM7171 运算放大器
硬件检测是利用相位差检测芯片 AD8302，将 (−3 dB 带宽为 220 MHz，压摆率为 4100 V/µs) 用
不同输入端的两通道信号接到 AD8302 的对数放 于放大信号电压，可将输出电压峰峰值放大到15 V；
大器，通过鉴相器和加法器之后，输出与两信号相 ADA4870功率放大器(−3 dB带宽为52 MHz，压摆
位差成反比的电压信号获得相位差信息 [9] 。利用 率为 2500 V/µs)用于放大信号输出功率，在±20 V
AD8302 在相位差为 90 时最高检测精度为 0.1 的 供电下可提供 1 A 电流输出，输出电压峰峰值可达
◦
◦
特性，当系统启动时，对两个通路的相位差进行软件 37.5 V。运算放大器和功率放大器采用同相放大电
和硬件相位检测，并以硬件检测结果为基准校正软 路形式，固定增益为9倍。